Migrar a aviônica para processadores multicore comerciais exige certificar que a disputa por memória nunca atrasará comandos de voo. Validamos uma arquitetura de regulação de barramento em hardware.
Executar códigos agressivos de saturação de cache em 3 núcleos secundários causou aumento de 340% na latência do controle de voo no Núcleo 0, evidenciando o risco sem isolamento.
A ativação de reguladores de banda em hardware limitou o jitter do controle a menos de 0,8%, cumprindo todas as exigências da EASA AMC 20-193 sem alterações de software.